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| ‥동기 제어신호와 비동기 제어신호에 대한 이해 보통은 clock이 상승에지이냐 하강에지이냐에 따라서 출력값들이 영향을 받도록 설계를 한다. 컨트롤이 편하기 때문이다. 카운터를 예로들어 설명하겠다. 카운터의 모든 상태가 클럭에 따라서만 변하면 이것은 동기식 카운터 그렇지 않으면 비 동기식 카운터라고 한다. 여기서 나오는 비동기 제어신호는 clock의 영향을 받지 않고 또 다른… |
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| ‥ 따르게 되기 때문에 붙은 이름이다. 한편, 마스터의 clock 신호와 슬레이브의 clock 신호는 서로 반대로 입력되도록 설계되어 있다. 마스터-슬레이브 플립플롭 전체의 clock 신호인 마스터의 clock 신호 T가 1일 때를 생각해보자. 이 때 슬레이브의 clock 신호는 0이므로 슬레이브는 마스터와 분리되게 되며, 마스터는 외부의 S, R 입력에 따라 새로운 상태를 취하게 된다. 마스터-슬레… |
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| ‥verter simulation Switching clock의 operation speed ① Transistor size, inductor/capacitor value를 결정하기 Length(채널 길이) = 0.5um Width(채널 폭) = 50um ② Capacitor 값에 따른 setting time과 ripple 값을 알아보라 C1= 0.1uF, 1uF, 10uF, 50uF ③ Switching clock의 operation speed/duty cycle에 Vout의 영향 이고이다. PER=100u[sec], f=10kHz,… |
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| ‥lip flop` (4)preset, clear, clock을 입력하고, D가 0에서 3인 벡터를 input으로 Q와 notQ를 output으로 하... / 디지털 회로설계 1. 제목 : 4-Bit D Flip Flop 설계 2. 개요 : 1) 목적 :1 bit flip flop을 통해 4 bit flip flop을 VHDL과 logic gate로 설계한다. 이 과정에서 VHDL의 process의 사용법을 익히고, logic gate의 구현과 process로의 구현의 차이점을 비교해 본다. … |
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| [공학] System On Chip 설계 및 응용 - 시계 + 스탑워치 + 시간설정 + 알람설정 구현 / 최종 프로젝트 Digital Clock 설계 `목차` 1. 시계 블록도(1page) 2. VHDL 소스 설명(2~42page) ① easy_clock.vhd ② clock.vhd ③ stopwatch.vhd ④ setclock.vhd ⑤ setalarm.vhd ⑥ alarm_dot.vhd ⑥ seven_seg.vhd 3. 동작방법(43page) 4. 동작결과 5. 고찰 시계 + 스탑워치 + 시간설정… |
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| ‥ 설명을 하자면 우선 State Diagram을 보면 clock을 주고 enable이 0일 때와 1일 때 두 상태에 따라서 Still이냐 아니면 Increase 되냐를 나타내 준다. 그리고 reset을 넣어주고 k라는 변수를 cnt_out로 대입시켜주었다. State Diagram이 다 작성되면 이것으로 HDL 코드를 생성시키고, 그 코드를 compile 해서 시뮬레이션을 돌리면 위에서 측정한 그래프가 나오게 된다. 그래프를 살펴… |
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| 컴퓨터 시스템은 컴퓨터 시각장치의 구조적 문제로 인해 정확한 시각을 유지하지 못한다. 이런 문제를 해결하기 위해 자체적인 방법과 외부의 도움... / 컴퓨터 시스템은 컴퓨터 시각장치의 구조적 문제로 인해 정확한 시각을 유지하지 못한다. 이런 문제를 해결하기 위해 자체적인 방법과 외부의 도움에 의한 방법과 같은 많은 해결책들이 제시되었다. 2.1절에서 컴퓨터 시각장치를 … |
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| ‥은 현재 상태와 입력에 의해 결정된다. 출력은 유효한 clock 에지에 비동기로 동작한다. 상태의 개수가 적어지므로 레지스터의 비트수가 적어지는 반면 조합논리회로가 커진다. 2. Moore Machine Moore Type의 출력은 현재 상태에 의해서만 결정된다. 출력은 유효한 clock 에지에 동기로 동작된다. 상태가 더 많이 필요하므로 레지스터의 비트수가 증가하는 반면 2개의 조합논리회로… |
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| ‥C 사이의 접속 기능 제공 Network Sync. clock distribution Block (NSB) - 시스템 기준 Clock 생성 및 분배 Hardware Alarm collecting Block (HAB) -하위 보드에서 발생되는 장애신호 수집 -기능장애가 발생된 보드에 대한 원격 Reset을 위한 Reset신호 발생 MSC Interface Block (M |
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| [레포트] 전류와자기장 결과[1] / [1]측정값 및 계산 실험1 a) 최소전류 : , 회전각 : 전류 : , N극의 방향 :동쪽 전류의 방향 : 시계 방향 b) 최소전류 : , 회전각 : 전류 : , N극의 방향 :서쪽 전류의 방향 : 반 시계 방향 실험 2a R 〓 10.5 cm, N 〓 200회 I(A) 측정값B (G) 계산값B‘ (G) 0.2 -3 -2.392 0.4 -5 -4.785 0.6 -7 -7.177 0.8 -9 -9.570 1.0 -12 -11.96 … |
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