서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 결과 보고서

1. 실험 개요

디지털 논리회로 실험의 다섯 번째 단계에서는 산술 비교기(Comparator), 덧셈기(Adder) 및 산술 논리 장치(ALU)의 설계, 구현 및 성능 평가에 초점을 맞추었다. 이러한 구성 요소들은 현대 전자 회로와 프로세서 설계의 근본적인 블록으로, 다양한 연산을 수행하고 데이터의 비교를 통해 조건 분기를 가능하게 한다. 실험의 목적은 이들 기본 구성 요소의 작동 원리를 이해하고 실제 하드웨어에서의 응용을 경험하는 것이다. 산술 비교기는 두 개의 입력 값을 받아 이들의 크기를 비교하는 회로이다. 주어진 두 숫자가 서로 같은지, 또는 어느 쪽이 더 큰지를 판단하는 기능을 갖추고 있으며, 이를 통해 많은 디지털 시스템에서 조건 판단이나 분기 처리를 수행할 수 있다. 비교기의 기본적인 구성 요소에는 비트 단위로 두 숫자를 비교하기 위한 논리 게이트가 포함되며, 최종적으로는 비교 결과에 따른 출력을 생성한다. 덧셈기는 가장 기본적인 산술 연산인 덧셈을 수행하는 회로이다. 덧셈기는 일반적으로 반가산기와 전가산기의 조합으로 구성되며, 이들 블록을 활용하여 다수의 비트를 동시에 덧셈할 수 있다. 실험에서는 4비트 또는 8비트의 덧셈기를…(생략)