디지털논리회로실험(Verilog HDL) - SR Latch, Level-Sensitive D-latch, D Flip-Flop

1. 관련이론

디지털 논리 회로는 정보 처리를 위해 사용하는 기본 구성 요소로, 다양한 종류의 메모리 소자들이 포함되어 있다. 이들 메모리 소자는 특정 상태를 유지하며 정보 저장에 필수적 위상을 갖는다. SR 래치, 레벨 감지 D-래치, D 플립플롭은 이러한 메모리 소자의 대표적인 예로, 각각의 동작 원리와 특성이 다르다. SR 래치는 Set과 Reset 입력을 가지고 있는 비동기식 메모리 소자이다. 이 래치는 두 개의 입력이 상호작용하여 하나의 비트를 저장할 수 있다. Set 입력이 활성화되면 출력이 1로 설정되고, Reset 입력이 활성화되면 출력이 0으로 설정된다. 그러나 두 입력이 동시에 1이 되는 경우, SR 래치는 모호한 상태에 빠지게 되며, 이러한 상황은 회로 설계에서 피해야 한다. 이러한 특성 때문에 SR 래치는 기본적인 메모리 소자로 널리 사용되고 있으며, 다른 메모리 소자들을 설계하는 기초가 되는 경우가 많다. 레벨 감지 D-래치는 단일 데이터 입력 D와 두 개의 제어 입력인 클락과 인버트된 클락 신호를 통한 동작을 한다. 데이터 입력 D에 따라 래치의 상태가 결정되며, 클락 신호가 활성화되면 D의 상태가 출력으로 전달된다. 이 래치는 입력이 클…(생략)