디지털논리회로실험(Verilog HDL) - Adders

1. 관련이론

디지털 논리 회로에서 덧셈기는 기본적인 연산 장치 중 하나이다. 덧셈기는 두 개 이상의 이진수를 더하는 역할을 한다. 전통적인 덧셈기를 이해하기 위해 이진수의 구조와 덧셈 과정에서 발생하는 캐리 비트의 개념을 살펴볼 필요가 있다. 이진 덧셈은 각 자리의 값을 더하는 과정이며, 이때 0과 1만을 사용하여 각 자리를 계산한다. 이진수의 덧셈은 일반적으로 1Bit 단위로 수행되며, 두 자리의 합이 2를 넘을 경우 캐리 비트가 발생하게 된다. 덧셈기의 기본적인 구조는 반가산기와 전가산기로 구성된다. 반가산기는 두 개의 비트를 입력받아 합과 캐리 비트를 생성하는 가장 단순한 형태의 덧셈기다. 입력으로 a와 b가 주어지면, 출력으로는 합(S)와 캐리(C)가 생성된다. 이 경우 합 S는 a와 b의 XOR 연산으로 계산되고, 캐리 C는 a와 b의 AND 연산으로 계산된다. 이와 달리 전가산기는 세 개의 입력을 처리할 수 있는 덧셈기로, 두 개의 비트와 이전 단계에서 발생한 캐리 비트를 입력받는다. 전가산기의 출력 역시 합과 캐리로 나뉘며, 이 경우 Sum은 두 개의 입력과 이전 캐리 비트의 XOR 연산을 통해 계산되고, Carry는 입력된 비트들 간의 AND 및 OR…(생략)