인하대 컴퓨터구조론 과제3 mips multicycle verilog

1. ALU.V

2. ALUControl.v

3. Controller.v

4. DataMemory.v

5. RegFile.v

⑵ TestBench
⑶고찰
⑴ Vivado를 이용하여 MIPS의 Multicycle 모델이 어떻게 수행되는지 분석
Vivado를 이용하여 MIPS의 Multicycle 모델이 수행되는 과정을 분석하면, MIPS 아키텍처의 기본적인 특성과 설계 원리를 이해할 수 있다. MIPS 다중 사이클 설계는 한 명령어의 실행을 여러 단계로 나누어 각 단계마다 필요한 작업을 순차적으로 수행하는 방식이다. 이는 각 사이클에서 다양한 기능을 담당하는 하드웨어 자원을 효율적으로 사용할 수 있게 하여, 명령어의 실행을 최적화한다. MIPS 프로세서는 기본적으로 Fetch, Decode, Execute, Memory Access, Write Back의 다섯 가지 주요 단계로 나뉜다. 각각의 단계에서는 특정한 작업을 수행하며, 이를 위해 필요한 신호와 제어 로직이 활성화된다. Vivado 환경에서는 이러한 사이클을 구현하기 위해 Verilog로 설계된 모듈들을 연결하고, 각 단계에 필요한 제어 신호를 생성할 수 있는 상태 기계를 구성한다. 먼저, 명령어를 메모리에서 가져오는 Fetch 단계에서는 프로그램 카운터(PC)가 현재 실행 중인 명령어의 주소를 가리키고 이 주소를 기반으로 명령어 메모리에서 해당 명령어를 읽어온다. 읽은 명령어는 레지스터 파일로 전달되며, 이 과정에서 프로그램 카운터는 다음 명령어를 가리키기 위해 4를 더하는 작업을 수행한다. 이 과정에서 PC 주소와 메모리의 연결, 그리고 읽어온 명령어의 내부 신호들이 어떻게 작동하는지 보는 것이 중요하다. 이어서 Decode 단계에서는 가져온 명령어를 해석하고 필요한 레지스터의 주소를 읽어온다. 이때, 레지스터 파일에서 읽어온 값들은 이후 Execute 단계에서 사용될 수 있도록 해석된다. 또한, 명령어를 해석하는 과정에서 제어 유닛이 작동하여 어떤 작업을 수행해야
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