인하대 fpga 4주차 latch, FF, counter보고서

1.Gated D latch

Gated D latch는 디지털 회로 설계에서 중요한 구성 요소로, 레벨 트리거 방식으로 동작하는 메모리 소자이다. 이 회로는 입력 데이터와 제어 신호를 이용해 저장된 정보를 유지하거나 수정할 수 있다. Gated D latch는 D(데이터) 입력과 G(게이트) 입력으로 이루어져 있으며, G 신호가 활성화될 때 D 입력의 값이 Q 출력에 반영된다. Gated D latch의 동작 원리는 다음과 같다. G 신호가 활성화되면, D 입력의 값이 Q 출력에 전달되고, 이때 Q는 D 입력의 상태를 유지하게 된다. G 신호가 비활성화되면, Q 출력은 이전 상태를 유지하므로, G 신호가 어떤 상태에서든 D 입력이 바뀌어도 Q는 변화하지 않는다. 이러한 동작 방식 덕분에 Gated D latch는 데이터의 안정성을 보장하고, 원하는 순간에만 데이터를 수정할 수 있는 특성을 가진다. Gated D latch의 구성은 NAND 게이트나 NOR 게이트 등을 사용하는데, 가장 일반적인 구현 방법은 두 개의 D 입력과 두 개의 게이트를 사용하는 형태이다. D 입력은 게이트에 직접 연결되며, G 신호는 제어 신호로 작용하여 D의 값을 Q에 전달할지 여부를 결정한다. 이러한 구조는 D 입력의 변화를 적절하게 제어함으…(생략)