(완전 세세한 정리, 끝판왕) 시립대 전전설2 예비레포트 3주차 Lab03 Introduction to Verilog HDL

(완전 세세한 정리, 끝판왕) 시립대 전전설2 예비레포트 3주차 Lab03 Introduction to Verilog HDL
소개글
해당 교안과 동일한지 비교하실 수 있도록 각 목차
에 해당하는 자세한 내용들을 작성해 놓았습니다. 참고하시길 바랍니다.
목차

1. 실험 목적

2. 배경 이론

(1) Verilog HDL과 VHDL의 장단점

(2) 보조자료 Verilog-HDL 문법 pdf 자료

(3) Verilog에서 다음의 constant의 의미와 실제로 비트로 표현했을 때

(4) Verilog에서 wire 형과 reg 형의 차이점

(5) Verilog에서 for문, if문의 사용법

(6) reg 형 변수 a 가 있을 때, 다음과 같이 값을 입력한 후의 a 값

(7) In-Lab 실습 1 ~ 5 과제들을 Verilog HDL 언어로 코딩하고 Synthesize - XST단계까지 실행

3. 실험 장치

4. 실험 방법

(1) Two-input AND 게이트의 설계를 bit operators (비트 연산자)를 이용하여 디자인하고, 테스트 벤치를 이용한 시뮬레이션으로 확인 후 장비를 이용하여 동작을 시험하시오.

(2) 위의 과정을 다음의 Gate Primitive 를 이용하여 2-input AND 게이트 설계를 진행하시오.

(3) 이번에는 다음의 행위수준 모델링을 이용하여 2-input AND 게이트 설계를 진행하시오.

(4) Two-input XOR 게이트를 아래의 세가지 방법으로 각각 설계하고, 시뮬레이션으로 확인 후 장비를 이용하여 동작을 시험하시오.

(5) Four-bit 데이터 a[30]와 b[30]의 XOR 출력 y[30]를 다음의 각 방법으로 구현하시오. 테스트 벤치를 이용한 시뮬레이션으로 확인 후 장비를 이용하여 동작을 시험하시오

(6) 다음의 1-bit full adder 회로를 gate primitive 방법으로 설계하시오.

5. 예상 결과

에…(생략)