[전자전기컴퓨터설계실험2] A＋ 서울시립대학교 전전설2 4주차 예비＋결과(코드포함) Combinational Logic Design 1 Arithmetic Logic and Comparator

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4주차 실험인 Combinational Logic Design 1의 주제는 산술 연산과 비교기 설계였다. 이번 실험에서는 조합 논리 회로를 활용하여 다양한 산술 연산과 비교 기능을 가진 회로를 설계하고 구현하는 과정을 경험했다. 실험의 목표는 기본적인 산술 연산을 수행하는 회로를 구성함으로써 디지털 시스템의 기초가 되는 조합 논리 회로의 이해를 심화하는 것이었다. 우선 실험에 사용한 주요 구성 요소는 다이오드, 트랜지스터, 논리 게이트 및 기타 일반적인 전자 부품이었다. 이들을 이용해 덧셈, 뺄셈, 비교 연산을 수행하는 회로를 설계하고 구현했다. 예를 들어, 4비트 덧셈기를 구현하는 과정에서는 각각의 비트에 대한 Full Adder 회로를 결합하여 전체 4비트 입력 값을 처리하는 구조로 의미 있는 출력을 생성해냈다. Full Adder는 두 개의 비트를 더하고 이전의 자리올림수(Carry)를 고려하여 결과를 출력하는 중요한 소자이다. 이 회로는 결과뿐만 아니라 자리올림수 또한 출력할 수 있도록 설계되었다. 다음으로, 뺄셈기를 설계하는 과정에서는 2의 보수를 이용한 방법을 적용했다. 이는 더하기 회로를 변형하여 결과적으로 뺄셈 기능을 구현하는…(생략)